FinFET晶體管的發展歷程與技術原理
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晶體管技術的演進是現代工程學中最引人注目的成就之一。在過去幾十年中,半導體行業以非凡的一致性遵循著摩爾定律,大約每兩年將晶體管密度提高一倍。這種進步推動了計算能力的指數級增長,改變了整個世界——從服務少數用戶的大型計算機發展到數十億人手中的智能手機。然而,當晶體管尺寸接近先進技術節點所需的納米級尺寸時,基本物理限制開始威脅進一步的發展。FinFET的出現為這些挑戰提供了優雅的解決方案,代表了自MOSFET發明以來晶體管設計架構上最重要的創新之一[1]。 傳統晶體管縮小面臨的挑戰
要理解為什么需要FinFET,必須首先了解金屬氧化物半導體場效應晶體管(MOSFET),這種器件自1960年代以來一直是集成電路的基本構建單元。傳統MOSFET由硅襯底和源極、漏極區域組成,兩者通過溝道連接,而柵極電極通過薄柵極氧化層與溝道隔離。當柵極施加電壓時,會產生電場調制溝道的導電性,使電流在開啟狀態下能夠在源極和漏極之間流動,而在關斷狀態下阻斷電流。 圖1：0.25微米技術節點的傳統平面MOSFET的基本結構,顯示柵極電極位于柵極氧化層之上,柵極氧化層位于硅襯底上,源極和漏極區域延伸到柵極兩側的襯底中。 這種平面結構在多年來服務行業表現良好,但隨著尺寸持續縮小,嚴重的問題開始出現。當柵極長度降至約100納米以下時,柵極控制溝道電位的能力開始惡化。最顯著的問題是漏極誘導勢壘降低(DIBL)。在這種現象中,漏極電壓影響電子從源極流向漏極必須克服的勢壘,有效降低了閾值電壓,導致關斷狀態下過多的漏電流。柵極失去了對溝道的獨占控制權,導致開態電流與關態電流之比下降。這種退化增加了功耗,使得可靠地區分邏輯狀態變得困難。 根本問題源于靜電學。在平面MOSFET中,柵極僅從一側控制溝道。當柵極長度縮小而柵極氧化層厚度和溝道深度保持相對較大時,柵極的電場對整個溝道區域的控制效果減弱。源極和漏極的電場開始更深入地滲透到溝道中,干擾柵極控制。為了應對這種效應,工程師不得不使柵極氧化層越來越薄以增強柵極的電場。然而,當二氧化硅柵極氧化層厚度接近約2納米以下時,量子力學隧穿會導致不可接受的柵極漏電流。 圖2：摩爾定律對計算行業的影響,顯示從1960年到2020年計算器件數量的指數級增長,從約100萬臺大型機單元增長到超過10億臺智能手機和平板電腦,這種增長得益于持續的晶體管縮放。 在1996年,當國際半導體界規劃技術路線圖時,0.25微米CMOS工藝代表了當時的技術水平。美國國防高級研究計劃局(DARPA)在那一年啟動了先進微電子計劃,雄心勃勃地將目標定為開發25納米CMOS技術。這代表著柵極長度減小了十倍,這一挑戰在使用傳統平面MOSFET結構時似乎幾乎無法克服。1998年國際半導體技術路線圖預測了未來技術節點的關鍵尺寸和規格,但超過某一點后,路線圖表明"沒有已知解決方案"來實現足夠的靜電控制。 通往多柵極晶體管之路 突破性的洞察來自于認識到根本問題是幾何問題。如果柵極可以從多個側面而不僅僅是從上方控制溝道,柵極的電場將更完整地包圍溝道,提供更好的靜電控制。這促使研究人員探索在絕緣體上硅(SOI)晶圓上制造的超薄體MOSFET。在這些器件中,溝道區域形成于位于掩埋氧化層之上的非常薄的硅薄膜中,氧化層將溝道與下方的襯底電隔離。 關鍵洞察是精確量化硅體需要有多薄。理論分析和器件模擬顯示,對于單柵極超薄體MOSFET要實現足夠的靜電控制,硅厚度必須小于柵極長度的約四分之一。對于在硅薄膜頂部和底部表面都有柵極的雙柵極結構,要求放寬到硅厚度小于柵極長度的約三分之二。體厚度與柵極長度之間的這種關系成為薄體晶體管的基本設計原則。 圖3：針對25納米柵極長度器件的器件模擬結果,左側顯示硅厚度為10納米的器件,漏電流密度控制在約2.1納安/微米;右側顯示硅厚度為20納米的器件,靜電控制不足導致漏電流密度飆升至19微安/微米,幾乎高出10,000倍。 全球多個研究小組探索了實現雙柵極晶體管的不同方法。1990年,日立中央研究實驗室的研究人員發表了一篇開創性論文,描述了DELTA MOSFET,其中DELTA代表"全耗盡精簡溝道晶體管"。該器件具有被柵極電極包圍的垂直硅溝道,在溝道寬度小于0.3微米時展現出改進的靜電控制。然而,垂直取向和制造復雜性使得這種結構難以集成到制造中。 FinFET的誕生 FinFET架構源于加州大學伯克利分校在1990年代后期開始的研究,作為DARPA資助的專注于25納米晶體管技術項目的一部分。關鍵創新是將硅溝道垂直取向,但允許電流水平流動,平行于晶圓表面。想象一個從掩埋氧化層垂直突出的高而窄的硅鰭片。柵極電極包裹住這個鰭片的兩個側壁,通過自對準工藝形成天然的雙柵極結構。源極和漏極區域位于鰭片的兩端,電流沿著鰭片的長度方向流過兩者之間的窄溝道區域。 這種架構提供了幾個引人注目的優勢。自對準的雙柵極是自動的,而不需要復雜的對準程序。鰭片寬度(在靜電學術語中對應于溝道厚度)可以使用側壁間隔層光刻技術精確控制。該結構從根本上與平面CMOS工藝兼容,需要漸進式而非根本性的制造流程改變。最重要的是,提供了將柵極長度縮小到遠低于25納米所需的靜電控制。 圖4：雙柵極FinFET結構的三維示意圖,顯示窄硅鰭片從掩埋氧化層垂直延伸,柵極電極跨越鰭片的兩側,源極和漏極區域位于鰭片的前后。 早期FinFET的開發與演示 第一批實驗性n溝道FinFET在1998年得到演示,器件實現了低至17納米的柵極長度。這些早期器件使用約20納米寬、50納米高的鰭片,采用多晶硅柵極電極和二氧化硅柵極介電層。測量的電學特性驗證了理論預測,即使在這些極小的尺寸下也顯示出對短溝道效應的出色控制。亞閾值擺幅測量晶體管在關斷和開啟狀態之間切換的急劇程度,保持接近約60毫伏/十倍電流變化的理想值。漏極誘導勢壘降低被抑制到可接受的水平。 次年,研究人員演示了第一批p溝道FinFET,完成了CMOS邏輯電路所需的互補晶體管對。這些器件使用硅鍺柵極電極,實現了18納米柵極長度。 圖5：開創性p溝道器件的透射電子顯微鏡圖像和電學特性,橫截面圖像顯示硅鰭片、包括二氧化硅帽和氮化物間隔層的柵極介電層以及硅鍺柵極電極,傳輸特性展示晶體管在關斷狀態(漏電流小于1飛安/微米)和開啟狀態(承載數百微安/微米)之間清晰切換。 關鍵的制造挑戰是在整個晶圓上實現均勻、窄的鰭片寬度。傳統光學光刻難以定義具有足夠均勻性的亞光刻特征。解決方案來自側壁間隔層光刻,也稱為側壁圖像轉移或自對準雙重圖案化。在這種技術中,首先使用傳統光刻對犧牲層進行圖案化。然后在該結構上共形沉積薄膜并進行各向異性回蝕,在犧牲特征的垂直側壁上留下窄間隔層。這些間隔層用作蝕刻硅鰭片的掩模。由于間隔層寬度由薄膜沉積厚度而非光刻分辨率決定,因此可以精確均勻地控制。此外,鰭片間距自動為原始光刻圖案間距的一半。 圖6：間隔層光刻用于FinFET制造的優勢,圖表顯示關鍵尺寸測量的累積分布,表明間隔層定義的鰭片比傳統電子束光刻對鰭片寬度實現了更嚴格的控制,掃描電子顯微鏡圖像顯示使用該技術創建的均勻鰭片陣列。 工藝改進與性能優化 早期FinFET研究確定了幾個需要工藝優化以實現競爭性能的領域。一個重大挑戰是鰭片側壁溝道中的載流子遷移率。當硅鰭片從標準(100)取向表面的晶圓上蝕刻時,垂直側壁對應于(110)晶面。不幸的是,(110)表面上的電子遷移率顯著低于(100)表面,降低了n溝道晶體管的性能。(110)表面上的空穴遷移率高于(100)表面,有利于p溝道晶體管,但n型和p型器件之間的不對稱性使電路設計復雜化。 研究人員發現,高溫氫退火可以平滑鰭片側壁,減少表面粗糙度并提高載流子遷移率。 圖7：有無氫退火的p溝道和n溝道FinFET的漏極電流與柵極過驅動的測量,退火工藝將電子遷移率提高了約29%,空穴遷移率提高了19%,在不改變器件尺寸的情況下顯著提升了晶體管驅動電流。 另一個性能關鍵因素是閾值電壓控制。在傳統平面MOSFET中,閾值電壓主要通過溝道摻雜來調節。然而,在積極縮放的FinFET中,溝道摻雜變得有問題,因為會增加隨機摻雜漲落效應。首選方法是使用未摻雜或輕摻雜的硅體,通過柵極功函數工程調節閾值電壓。不同的金屬柵極材料具有不同的功函數——從金屬中移除電子所需的能量。通過為n溝道和p溝道器件選擇具有適當功函數的柵極材料,設計人員可以在不依賴溝道摻雜的情況下設置閾值電壓。 圖7展示了具有鉬柵極的FinFET的功函數調諧用于閾值電壓控制。通過離子注入將氮摻入鉬中,研究人員可以改變閾值電壓。較高的氮濃度使n溝道閾值電壓更正,p溝道閾值電壓更負,允許兩種晶體管類型的獨立優化。 向三柵極和體硅FinFET的演進 隨著FinFET技術的成熟,研究人員探索了結構變化以提高性能和可制造性。三柵極晶體管代表了從雙柵極FinFET的重要演進。在三柵極器件中,鰭片寬度相對于高度做得稍大一些,柵極電極包裹鰭片的三個表面:兩個側壁和頂部表面。這種結構放寬了嚴格的鰭片寬度要求,同時通過三面柵極保持良好的靜電控制。 英特爾公司廣泛開發了三柵極技術并展示了出色的成果。 圖8：柵極長度為60納米、鰭片寬度為55納米、鰭片高度為36納米的三柵極晶體管的橫截面透射電子顯微鏡圖像和電學特性,柵極電極在三個側面完全包裹硅鰭片,只有底部表面在鰭片與掩埋氧化層連接處保持無柵極,n溝道和p溝道器件均表現出極低漏電流的出色開關特性。 通過器件模擬仔細表征了鰭片尺寸與靜電控制之間的關系。對于給定的柵極長度和氧化層厚度,存在一個可接受的鰭片寬度和高度設計空間,可將漏極誘導勢壘降低保持在指定閾值以下。雙柵極FinFET需要窄鰭片,通常小于柵極長度的一半。三柵極器件允許更寬的鰭片,因為頂部柵極提供了額外的控制。超薄體平面晶體管需要最薄的硅體,因為只有單個頂部柵極。 另一個重大發展是調整FinFET結構以便在體硅晶圓而非絕緣體上硅晶圓上制造。體硅FinFET在鰭片下方使用重摻雜區域(稱為穿通阻擋層)來防止漏電流通過襯底在鰭片下方流動。超陡逆向阱結構(摻雜濃度隨深度快速增加)在相鄰鰭片之間提供隔離,同時最小化與襯底的電容耦合。與絕緣體上硅相比,這種方法降低了晶圓成本并改善了散熱,盡管需要額外的工藝復雜性。 集成挑戰與解決方案 在FinFET從研究演示過渡到批量制造之前,必須解決幾個集成挑戰。源極和漏極區域的寄生電阻成為重要關注點。在平面MOSFET中,源極和漏極區域通過將摻雜劑注入相對較厚的硅表面形成。在FinFET中,窄鰭片幾何形狀提供的硅體積要少得多,用于形成低電阻接觸。簡單地將摻雜劑注入薄鰭片會導致高串聯電阻,降低整體晶體管性能。 解決方案涉及選擇性外延生長,將源極和漏極區域擴展到原始鰭片尺寸之外。在定義柵極后,硅或硅鍺僅在暴露的硅表面上選擇性生長,而不在介電區域上生長。這種外延創建了電阻更低的更大源極和漏極體積。對于p溝道器件,硅鍺源極和漏極區域還在硅溝道中引入應變,增強空穴遷移率并提高驅動電流。 圖9：嵌入式硅鍺源極和漏極區域如何在50納米柵極長度器件中將驅動電流提高約25%。 柵極電極功函數工程隨著高k介電材料和金屬柵極的引入變得更加復雜。由于量子力學隧穿導致的過度柵極漏電流,二氧化硅柵極介電材料已達到縮放極限。基于氧化鉿的高k介電材料可以做得物理上更厚,同時保持相同的等效氧化層厚度,大大降低了柵極漏電流。然而,高k介電材料需要金屬柵極電極而不是多晶硅,因為多晶硅柵極在高k界面處受到費米能級釘扎的影響。不同的金屬柵極材料和功函數調諧層使不同晶體管類型的獨立閾值電壓控制成為可能。 布局與設計考慮 FinFET布局在重要方面不同于平面MOSFET布局。最根本的區別是晶體管寬度是量化的。在平面器件中,設計人員可以指定任何所需的溝道寬度。在FinFET中,有效溝道寬度等于鰭片數量乘以鰭片高度的兩倍加上鰭片寬度。由于鰭片高度和寬度由工藝技術固定,設計人員只能通過改變并聯鰭片的數量來調整晶體管驅動強度。這種量化最初引起了電路設計人員的關注,但實際上通過消除連續寬度變化作為失配來源,簡化了設計的某些方面。 鰭片相對于晶圓晶向軸的取向影響載流子遷移率,從而影響晶體管性能。當鰭片平行或垂直于晶圓平面取向時,(110)側壁表面導致電子遷移率較低但空穴遷移率高于(100)表面。將鰭片與晶圓平面成45度角取向會創建(100)側壁,電子和空穴之間的遷移率更加平衡。器件模擬預測,最佳鰭片取向取決于柵極長度,對于較短的柵極,當串聯電阻效應變得顯著時,45度取向變得更可取。 電路設計人員必須開發新的布局策略以最大化FinFET的面積效率優勢。相鄰鰭片的源極和漏極區域可以通過選擇性外延生長合并,減少接觸消耗的面積。然而,這需要仔細規劃邏輯單元內的晶體管排列。雙柵極FinFET中前后柵極的獨立柵極控制實現了有趣的電路技術,例如使用一個柵極進行信號開關,而另一個柵極調整不同工作模式的閾值電壓。 最新的FinFET技術 到2010年,多家半導體制造商已經在22納米和20納米節點上展示了高性能FinFET技術。 圖10：臺積電22/20納米FinFET(柵極長度為25納米)的透射電子顯微鏡橫截面和電學特性,這些圖像中可見的錐形鰭片輪廓是用于定義鰭片的各向異性硅蝕刻工藝的結果,n溝道和p溝道器件均實現了非常低的關態漏電流(約1納安/微米),同時在1伏柵極過驅動下提供超過1000微安/微米的驅動電流。 英特爾公司在2011年宣布,其22納米制造工藝將使用三柵極晶體管作為默認器件結構,標志著多柵極晶體管首次大規模生產實施。這代表了半導體歷史上的分水嶺時刻——在平面MOSFET縮放超過四十年后,行業正在過渡到根本上新的三維晶體管架構。英特爾和其他制造商的后續工藝節點繼續改進和縮放FinFET技術。 不同薄體晶體管架構之間的競爭仍在繼續。超薄體全耗盡絕緣體上硅晶體管(通常稱為UTBB SOI)提供了另一種方法,在保持平面結構的同時實現薄體靜電控制。 圖11：20納米UTBB SOI器件與22納米體硅FinFET的比較,兩種方法都實現了可比的漏電流控制,但FinFET展示了稍高的驅動電流,不同結構之間的選擇涉及性能、制造成本、熱性能和與不同電路應用兼容性之間的復雜權衡。 回顧與展望 隨著半導體行業繼續推進到更小的尺寸,FinFET技術繼續演進。縮放的關鍵挑戰包括在柵極長度縮小到10納米以下時保持足夠的靜電控制、管理寄生電阻和電容,以及將工藝變異控制在可接受的水平。正在探索幾種創新來應對這些挑戰。 一個方向是環繞柵極(GAA)晶體管結構,有時稱為納米線晶體管。在這種架構中,硅溝道形成為完全被柵極電極包圍的薄納米線。這比三柵極FinFET提供了更好的靜電控制,因為柵極完全包裹溝道而不僅僅是三個側面。多個納米線可以垂直堆疊以增加驅動電流,同時保持小占位面積。主要制造商已宣布計劃在5納米以上的節點過渡到GAA晶體管結構。 從平面晶體管到FinFET再到GAA結構的演進代表了朝向更完整的三維柵極控制的清晰演進路徑。每一步都放寬了體厚度要求,改善了靜電完整性,并實現了進一步縮放。然而,每一步也增加了工藝復雜性和成本。行業必須仔細平衡性能優勢與經濟現實,以確定哪些架構對不同應用和技術節點有意義。 隨著器件縮小,工藝變異和隨機摻雜漲落變得越來越重要的挑戰。在未摻雜溝道器件中,納米級金屬柵極中的功函數變化成為主要變異源。材料和工藝方面的研究繼續致力于實現對柵極功函數更嚴格的控制。硅以外的替代溝道材料,如鍺或III-V族化合物半導體,可能提供遷移率優勢,但面臨巨大的集成挑戰。 FinFET的故事說明了基礎物理學如何推動半導體技術的創新。當平面縮放遇到靜電限制時,工程師通過為晶體管設計添加新維度來響應。這項成就需要材料科學、器件物理、工藝技術、光刻、電路設計和許多其他學科的貢獻。從最初的概念到大批量制造,FinFET花了十多年的研究和開發時間。這一轉變的成功展示了半導體行業通過持續創新和工程卓越克服看似無法克服的挑戰的能力。 參考文獻 [1] T.-J. K. Liu, "FinFET history, fundamentals and future," in 2012 Symposium on VLSI Technology Short Course, Honolulu, HI, USA, 2012.
